RapidIO IP Core

       RapidIO IP(CIP-GRIO)核是一款可配置的高度灵活的IP 核,可以应用于主设备或者从设备。和RapidIO-AXI 桥IP(RAB)核一起使用时,可以提供高速的多DMA 通道,数据消息和数据流功能充分发挥了RapidIO 接口的带宽性能。

       GRIO 核具有简单的、可配置的以及层次化结构,可以广泛应用于各种应用场合,和实现工具无关,以及和PHY 设计无关。该控制器IP 对延迟、功耗、管脚都做了更好的优化,使得对性能、成本敏感的应用提供了良好的解决方案。该IP通过可配置的数据位宽以及时钟频率,可以提供非常灵活的带宽性能配置。

       GRIO 核可以灵活的移植到FPGA,40nm ASIC 中应用。

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• 支持串行和并行接口
• 支持1x,2x,4x 串行接口
• 64/128/256 位内部总线
• 配置寄存器采用PBUS 接口
• 支持256 字节数据负载
• 硬件错误恢复
• 可以灵活的移植到FPGA,40nm ASIC

CIP-GRIO( RapidIO 通用IP 核)

型号:

  • CIP-GRIO( RapidIO 通用IP 核)          
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