RapidIO to AXI Bridge IP Core

       RapidIO to AXI Bridge IP(CIP-RAB)核是另外一款灵活的、高度可配置的IP 核,可以支持PIO、DMA、消息、数据流操作以及混合操作模式,提供多达8 路读和写DMA 通道,最大的DMA 传输长度可达1MB。和GRIO 核配合使用后,实现SRIO 到AXI 总线的桥接,在系统端提供AXI 总线接口。RapidIO to AXI Bridge IP 核对延迟、功耗、管脚都做了更好的优化,使得对性能、成本敏感的应用提供了良好的解决方案。该IP 通过可配置的数据位宽以及时钟频率,可以提供非常灵活的带宽性能配置。

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• 兼容RapidIO 3.1 协议规范
• 兼容AMBA AXI 协议规范
• 支持32 位或者38 位AXI 地址空间
• 多通道读/ 写DMA 控制器
• 可以灵活的移植到FPGA,40nm ASIC

CIP-RAB( RapidIO to AXI 桥)(需要和CIP-GRIO 配合使用)

型号:

  • CIP-RAB(RapidIO to AXI 桥)          
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